使用Verilog语言建立器件模型
郑绮
韩威
1.武汉数字工程研究所,武汉,4300742.武汉数字工程研究所,武汉,430074
摘要：本文介绍了使用Verilog语言如何在Cadence设计环境中建立器件仿真模型,主要说明了整个建模的流程和使用Verilog语言作仿真时的一些特点.
关键词：Verilog语言路径延时Verilog-XL仿真器
分类号：TP31(计算技术、计算机技术)
论文发表日期：2001-01-01
在线出版日期：2025-08-15（本平台首次上网日期，不代表文献的发表时间）
页数：7( 8-13,22 )
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