静态时序分析在深亚微米ASIC设计中的应用
吴丹1
刘三清1
邹雪城2
徐维锋3
1.华中科技大学电子科学与技术系2.华中科技大学电子科学与技术系;华中科技大学集成电路设计中心,武汉,4300743.武汉亚芯微电子有限公司,武汉,430073
摘要：作为分析和验证电路时序行为的新手段,静态时序分析(STA)技术以其无需仿真、快速、占用内存少以及测试覆盖面全等优点越来越多的应用于现代深亚微来ASIC设计中.本文在介绍了STA基本概念的基础上,以SDH系统中8/16/32路E1映射(E1 mapper)芯片设计为例,对STA在设计中的具体应用及注意事项进行了详细说明.结果表明,我们所采用的STA技术在设计的各阶段均很好的满足了电路的时序要求.
关键词：深亚微米静态时序分析时序约束
分类号：TP331(计算技术、计算机技术)
论文发表日期：2004-01-01
在线出版日期：2025-08-15（本平台首次上网日期，不代表文献的发表时间）
页数：5( 13-16,71 )
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