低延迟抖动的证券行情数据解析系统设计与实现
丁楠1
柴志雷1
高昊晖1
冯一飞1
张曦煌2
1.江南大学人工智能与计算机学院 无锡 2141222.江南大学人工智能与计算机学院 无锡 214122;无锡太湖学院智能装备学院 无锡 214064
摘要：为解决证券行情数据解析处理过程中纯软件解析高延迟、高抖动、易堵塞,FPGA硬件解析哈希存储冲突、维护成本高的问题,提出一种基于OpenCL和HLS的协同开发模式.通过HLS指令级并行流水优化提高并行度、KVS存储优化减少哈希冲突、二分查找并行优化降低延迟、动态键值表存储提升存储利用率等方式在Xilinx Alevo U50 FPGA加速卡中实现了低延迟、低抖动的证券行情数据解析.实验表明,在同时处理80支股票的情况下,相比CPU I9-9900X 10C20T,解析速度提升8倍,单条行情数据解析时间控制在189.8ns,抖动幅度维持在14ns以内,与传统的HDL硬件FPGA开发模式相比,开发效率提升3倍～4倍,能够更好地适应金融市场的迭代需求.
关键词：金融低延迟低抖动行情数据解析高层次综合现场可编程门阵列
分类号：F83(金融、银行)
资助基金：国家自然科学基金(61972180)
论文发表日期：2023-11-20
在线出版日期：2025-08-15（本平台首次上网日期，不代表文献的发表时间）
页数：7( 2524-2530 )
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