基于FPGA的异步FIFO设计与实现
王伟国1
张振东2
1.中国科学院长春光学精密机械与物理研究所,吉林长春,1300332.中国科学院长春光学精密机械与物理研究所,吉林长春130033／中国科学院研究生院,北京100039
摘要：随着现代数字电路系统密度和规模的不断扩大,一个系统中通常会包含多个时钟,因此不同时钟之间的数据传输成为亟待解决的问题.而一种可靠易行的解决方案就是异步FIFO.异步FIFO需要非常严格的多时钟技术,难以作出正确的设计合成和分析.本文提出了一种利用格雷码作为读写地址计数器的异步FIFO的设计方法,有效的避免了数据在不同时钟时间传输时遇到的亚稳态问题.并给出了综合仿真结果.
关键词：多时钟异步fifoverilogHDL格雷码
分类号：TN433(微电子学、集成电路（IC）)
资助基金：中国科学院长春光学精密机械与物理研究所创新工程项目(第三期)(061X20C060)
论文发表日期：2012-01-01
在线出版日期：2026-08-28（本平台首次上网日期，不代表文献的发表时间）
页数：6( 79-84 )
英文信息