基于FPGA的快速浮点除法器IP核的实现
栗素娟
阎保定
朱清智
1.河南科技大学,电子信息工程学院,河南,洛阳,4710032.河南科技大学,电子信息工程学院,河南,洛阳,4710033.河南科技大学,电子信息工程学院,河南,洛阳,471003
摘要：利用Altera的Quartus II软件开发平台在FPGA上实现了快速浮点除法器IP核的设计.该IP核的算法采用存储运算过程中的一些乘积项,有效地减少了除法运算过程中的移位操作,提高了浮点除法的运算速度及算法的效率.同时,基于FPGA的浮点除法器IP核具有很好的可移植性和复用性,适合应用到各种嵌入式和通用处理器中,从而提高复杂数字系统的设计效率,具有广泛的推广应用价值.
关键词：现场可编程门阵列EDA快速浮点除法器IP核
分类号：TP302(计算技术、计算机技术)
资助基金：河南省教育厅自然科学基金项目(200610464031)
论文发表日期：2008-01-01
在线出版日期：2025-08-15（本平台首次上网日期，不代表文献的发表时间）
页数：4( 34-37 )
英文信息