CCSDS标准LDPC部分并行译码器实现
丁文成1
王宝祥1
陈斌杰2
1.哈尔滨工程大学 黑龙江哈尔滨 1500012.北京遥感设备研究所 北京 100000
摘要：针对CCSDS标准中近地通信的LDPC码,为了提高准循环低密度奇偶校验(QC-LDPC)译码器的吞吐率和资源利用率,设计实现了一种低复杂度高速并行译码器.译码器整体采用流水线结构,通过改进校验节点与变量节点的更新方式,在不增加运算复杂度的情况下使信息处理所消耗的时间更短,压缩单次迭代所需时间,提高了译码器的吞吐量.以现场可编程门阵列(FPGA)作为实现平台,仿真并实现了基于归一化最小和算法的(8176,7154)LDPC 译码器.结果表明,当译码器工作频率为 200 MHz、迭代次数为10次的情况下,译码吞吐量可达到 160 Mbit/s,满足大多数场景的应用需求.
关键词：低密度奇偶校验码CCSDS标准译码器迭代最小和算法FPGA实现
论文发表日期：2023-12-28
在线出版日期：2026-05-22（本平台首次上网日期，不代表文献的发表时间）
页数：4( 38-41 )