VHDL描述的直接数字信号合成器的设计
王鹏
孙加存
1.苏州市职业大学,电子信息工程系,江苏,苏州,2151042.苏州市职业大学,电子信息工程系,江苏,苏州,215104
摘要：介绍了基于VHDL述的直接数字信号合成器的研制.该设计采用DDS的原理,通过VHDL语言进行硬件电路的描述,插入分频电路、相位累加电路可以很好地实现高频、低频信号的产生.通过软件仿真与硬件测试,效果理想,具有一定的实用价值.
关键词：VHDLDDS相位累加分频
分类号：TP18(自动化基础理论)
论文发表日期：2009-01-01
在线出版日期：2025-08-15（本平台首次上网日期，不代表文献的发表时间）
页数：4( 15-18 )
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