基于尾比特技术的Viterbi译码器设计
李祖贺
杨学冬
1.郑州轻工业学院,计算机与通信工程学院,河南,郑州,4500022.郑州轻工业学院,计算机与通信工程学院,河南,郑州,450002
摘要：通过分析基于尾比特技术的Viterbi译码算法,提出了一种利用Viterbi译码器IP核、并基于DspBuilder设计流程的(2,1,2) 4比特量化软判决Viterbi译码器的FPGA设计方案.在Matlab的Simulink环境下构建了删余卷积码编解码仿真系统进行性能测试,仿真结果显示该设计性能良好.
关键词：卷积码Viterbi译码器尾比特现场可编程门阵列
分类号：TN919.3(通信)
资助基金：河南省重点科技攻关项目(072102210007)
论文发表日期：2010-01-01
在线出版日期：2025-08-15（本平台首次上网日期，不代表文献的发表时间）
页数：3( 4-6 )
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