集成电路物理设计的宏单元布局优化设计
肖乐
李锦明
中北大学半导体与物理学院 太原 030051
摘要：随着集成电路技术的不断进步,芯片的集成度越来越高和工艺尺寸越来越小.随之而来的是芯片物理设计面临的挑战也在不断增加.基于此背景下,设计中对于宏单元的合理布局规划显得尤为重要.传统的宏单元布局规划方法存在效率低、且耗时长的问题,这不仅使得设计过程复杂化,而且往往难以满足设计质量的要求.而自动布局规划虽然能够提高效率,但在实践中往往会面临诸多挑战,如物理规则违例数量增多、功耗增加以及拥塞严重等问题.针对传统布局和自动布局方法的不足,提出了memory wrapper结合层次化物理设计方法,来控制宏单元之间的走线.实验数据表明,在对比自动布局和传统布局,时序结果有明显改善,建立时间最差负违例(WNS)减少了1.63 ns和1.41 ns,负违例总和(TNS)下降约66%和52%,违例条数明显减少,功耗降低了17.3%和10.4%.
关键词：布局规划设计约束层次化物理设计集成电路
分类号：TN402(微电子学、集成电路（IC）)
论文发表日期：2025-11-20
在线出版日期：2026-01-28（本平台首次上网日期，不代表文献的发表时间）
页数：6( 226-231 )
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